разное часть 217

.., 33. Вход в VCO должен выбираться в диапазоне от 0.8 МГц до 8 МГц. Поскольку минимальное значение предделителя равно 2, это означает, что FIN должен выбираться в диапазоне от 1.6 МГц до 16 МГц. Значение предделителя "N1" задаётся битами PLLPRE<4:0> (CLKDIV<4:0>). Делитель PLL с обратной связью, выбираемый битами PLLDIV<8:0> (PLLFBD<8:0>), обеспечивает коэффициент "M", на который умножается вход VCO. Этот коэффициент должен выбираться таким образом, чтобы результирующий выходная частота VCO находилась в диапазоне от 100 МГц до 200 МГц. Выход VCO далее делится на значение постделителя "N2". Это значение задаётся битами PLLPOST<1:0> (CLKDIV<7:6>). "N2" может принимать значение 2, 4 или 8 и должен выбираться таким образом, чтобы выходная частота PLL ("FOSC") находилась в диапазоне от 12.5 МГц до 80 МГц, из которого генерируются рабочие скорости устройства 6.25•106 - 40•106 операций/с. Для выхода первичного генератора или FRC-генератора ("FIN") соответствующий выход PLL ("FOSC") определяется по Формуле 8-2. Формула 8-2. Вычисление FOSC Например, предположим, что используется кварцевый резонатор с частотой 10 МГц, в качестве режима генератора выбран "XT с PLL". Если PLLPRE<4:0> = 0, тогда N1 = 2. Тогда на вход VCO подаётся 10/2 = 5 МГц, которые попадают в диапазон 0.8 - 8 МГц. Если PLLDIV<8:0> = 0x1E, тогда M = 32. То есть на выходе VCO получаем 5 x 32 = 160 МГц, которые попадают в диапазон 100 - 200 МГц. Если PLLPOST<1:0> = 0, тогда N2 = 2. Это обеспечивает FOSC = 160/2 = 80 МГц. Результирующая рабочая скорость устройства составляет 80/2 = 40•106 операций/с. Формула 8-3. Пример расчёта режима XT с PLL 8.1.4 Регистры системы тактирования Примечание: в изображениях регистров используются следующие обозначения: R = бит с возможностью чтения W = бит с возможностью записи U = нереализованный бит, читается как "0" -n = значение при POR: y = значение устанавливается по конфигурационным битам при POR 1 = бит установлен 0 = бит сброшен x = значение бита неизвестно Регистр 8-1